1 算力需求彭湃催化 HBM 技巧快速迭代91porn 91porn

1.1 HBM：高带宽低功耗的全新一代存储芯片

HBM（High Bandwidth Memory）即高带宽内存，算作全新一代的 CPU/GPU 内存芯片，其履行上是指基于 2.5/3D 先进封装技巧，把多块 DRAM Die 堆叠起来 后与 GPU 芯片封装在一齐，达成大容量，高位宽的 DDR 组合阵列。 在结构上，HBM 是由多个 DRAM 堆叠而成，主要运用 TSV（硅通孔）和微 凸块（Micro bump）将裸片相聚积，多层 DRAM die 再与最基层的 Base die 聚积， 然后通过凸块（Bump）与硅中阶级（interposer）互联。合并平面内，HBM 与 GPU、CPU 或 ASIC 共同铺设在硅中阶级上，再通过 CoWoS 等 2.5D 先进封装工艺 相互聚积，硅中介层通过 CuBump 聚积至封装基板上，终末封装基板再通过锡球与 下方 PCB 基板相连。

和传统的 DRAM 比拟，HBM 具有高带宽、低功耗、小尺寸三大特色。1）高 带宽：HBM 堆栈莫得以物理款式与 CPU 或 GPU 集成，而是通过中介层紧凑而快 速地聚积，同期，HBM 通过堆栈结构的变嫌来加多引脚数目达到每颗 1024bit I/O， 以达成更高带宽。2）低功耗：HBM 通过 TSV 技巧达成走线更短，同期 I/O 数据的 传输速率慢，通过再行转念内存的功耗效率，使每瓦带宽比 GDDR5 高出 3 倍。即 功耗训斥 3 倍。3）小尺寸：HBM 由于与 GPU 封装在一块，从而大幅度减少了显 卡 PCB 的空间，比拟于 GDDR5，HBM 单元容量名义积减少了 94%。

AI 干事器需求驱动，HBM 加快迭代。现在 HBM 决然成为 AI 干事器、数据中 心、汽车驾驶等高性能运筹帷幄领域的标配，改日其适用市集还在不断拓宽。现在大多 数 AI 西宾芯片皆用到 HBM，以英伟达 H100 为例，1 每颗英伟达 H100 PICe 需要 通过台积电 CoWoS-S 封装技巧将 7 颗芯片（1 颗 GPU+6 颗 HBM）封在一齐。而随 着最新的 B200 等芯片发布，对 HBM 的需求也将逐步加多。 市集需求催化，HBM 研发周期已镌汰至一年。自 2013 年 SK 海力士推出第一 代 HBM 以来，在三大原厂的竞合下，于今已历经第二代（HBM2）、第三代 （HBM2E）、第四代（HBM3）、第五代（HBM3E）产物。而第六代（HBM4）也已 经在研发当中。据此前数据来看，自从海力士 2014 年推出全全国第一颗 HBM 后， 从 HBM2 启动好像每两年 HBM 会更新一代。但跟着英伟达等主要客户的需求以及 技巧的发展，SK 海力士技巧长暗示，改日 HBM 的开发周期已镌汰至约莫 1 年。

1.2 风靡云蒸，HBM3E 市集需求稳步增速

在 HBM3E 方面：三大存储芯片原厂好意思光、SK 海力士和三星在 2023 年下半年 接续向英伟达（NVIDIA）送去了 8 层垂直堆叠的 24GB HBM3E 样品以供考据。三 星旗下的 12 层 HBM3E 产物在 24 年 GTC 大会上被英伟达 CEO 签下“Jensen Approved”，但随或由于发烧以及功耗问题，产物未能通过英伟达效用考据。 海力士的 HBM3E 在 1024 位接口上领有 9.2GT/s 的数据传输速率，单个 HBM3E 内存堆栈可提供 1.18TB/s 的表面峰值带宽。三星在 2023 年第四季度，具有 8 层堆栈的下一 HBM3E 样品已提供给客户，并缠绵于本年上半年启动量产。据 悉，三星 HBM3E 12H DRAM 高达 1280GB/s 带宽，数据传输速率为每秒 9.8GT， 早先于 SK 海力士的 9GHz 和好意思光的 9.2GHz。加上 36GB，较前代八层堆叠提高 50%。好意思光于本年 2 月率先通知达成 8 层 24GB HBM3 的量产，并阐发供货英伟达 H200，该产物数据传输速率为每秒 9.2GT、峰值存储带宽超越每秒 1.2TB。

HBM3E 市集需求 25 年或可翻倍。预测 2025 年，由主要 AI 处罚决策供应商的 角度来看，HBM 规格需求大幅转向 HBM3E，且将会有更多 12hi 的产物出现，带 动单芯片搭载 HBM 的容量汲引。

1.3 改日可期，三大厂构思 HBM4 蓝图

HBM4 研发进程：海力士 25 年量产，三星与好意思光斟酌 26 年量产。跟着东说念主工智 能职责负载发展，内存上的创新也必须跟上设施。三大厂在 HBM4 市集份额的争夺 战上竞争热烈，海力士斟酌 25 年提供 HBM4 样品并于昔时达成 12 层堆叠 DRAM 的 HBM4 量产，在 26 年达成 16 层 DRAM 的量产，比预期提前一年。同期三星与 好意思光也暗示将于 26 年达成 HBM4 的量产。 HBM4 潜在摆设款式：存储芯片垂直堆叠于逻辑芯片上。凭据 TrendForce 不雅察， 针对 HBM4，各买方也启动启动定制化要求，除了 HBM 可能不再仅是摆设在 SoC 主 芯片掌握，亦有部分磋商转向堆叠在 SoC 主芯片之上。SK 海力士接洽将 HBM4 堆 栈获胜放手在 GPU 上，从而将存储芯片和逻辑半导体集成在合并芯片上。

现在，HBM 的垂直堆叠一样位于 CPU 或 GPU 的附近中介层之上，并通过 1024 位的接口与处理器逻辑芯片相连。SK 海力士提倡了一个标的，即获胜将 HBM4 的存储堆叠置于处理器之上，以此来免去 HBM3E 遐想中围绕逻辑芯片堆栈 所带来的中介层复杂布线需求。这种方法在见解上与 AMD 的 3D V-Cache 技巧相 似，后者将缓存获胜集成在 CPU 上。这么的技巧带来的公正包括减小封装的体 积、加多存储容量以及汲引举座性能。 相关词这种垂直堆叠技巧在散热，本钱，单干等方面也带来了新的挑战。1）在 散热上：以 AMD 的采纳 V-Cache 技巧的 CPU 为例，它通过训斥热遐想功耗(TDP) 和处理器频率来对消由于 3D 缓存带来的特地热量。比拟之下，像英伟达 H100 这 样的 GPU 在数据中心中使用的 HBM 存储容量达到 80-96GB，不管是在存储容量还 是发烧量方面，皆远远高出了 V-Cache。现在，数据中心内的运筹帷幄卡可能耗尽数百 瓦的电力，HBM 组件本人的功耗也尽头高，因此需要在 EMC（特种环氧树脂）和芯片间 PMIC 等方面矫正现存的散热决策。2）在单干上：此外，采纳这种集成方 法还将变嫌芯片遐想和制造经由。存储芯片和逻辑芯片需要使用换取的制造工艺， 并在合并晶圆厂内出产，以确保最终产物的性能。3）在本钱上：更高档的集成方 式也将大大加多 HBM 的出产本钱。

HBM4 性能相对 HBM3E 汲引： 1）存储容量：HBM4 的容量斟酌将达到 36-48GB，相较于 HBM3E 的 24/36GB，这是一个权臣的汲引。若改日每个 GPU 搭载 HBM 数目从 6 个升级到 8 个，一个 GPU 的 HBM 搭载容量将会达到 8*36 或 8*48GB。 2）带宽：HBM4 将采纳 2048 位接口或更高，比 HBM3E 的 1024 接口数目增 加一倍，同期 HBM4 斟酌将提供 1.5-2TB/s 的带宽，而 HBM3E 的带宽为 1.2TB/s。 为了适度功耗，HBM4 的数据传输速率斟酌保捏在 6GT/s 傍边。更高的带宽有助于 处理更广阔的数据，得志高性能运筹帷幄和 AI 应用的需求。不外，2048 位接口需要更 复杂的布线遐想，这将导致 HBM4 的本钱高于 HBM3 和 HBM3E。 3）堆叠层数：可达成 16 层 DRAM 堆叠。国际半导体圭臬组织（JEDEC）的 主要参与者最近快活将 HBM4 产物的圭臬定为 775 微米（μm），比上一代的 720 微 米更厚。这暗示使用现存的键合技巧就不错充分达成 16 层 DRAM 堆叠 HBM4。但 更多的层数意味着更高的功耗和热量产生，这需要更有用的散热处罚决策来保捏芯 片的性能和可靠性。 4）单个 GPU 搭载 HBM 数目：可搭载 8 颗。英伟达下一代 AI 芯片 R 系列 R100 芯片将搭载 HBM4 芯片，该芯片或将于 2025 年第四季度在台积电 3 纳米代工 厂进入量产。据悉 R100 搭载 HBM 数目将高出此前产物的 6 颗，达到 8 颗。 5）制程工艺：现在海力士与好意思光均采纳 1-β 制程工艺，早先于三星的 1-α技 术一代。同期好意思光预期在 HBM4 上链接采纳先进的制程技巧，以汲引产物质能，并 缠绵在 2025 年率先量产下一代 1-γDRAM。6）处理才调：有望达到每颗 576GB。台积电此前通知将把处理单元和 12 层 HBM 芯片整合到一个 AI 芯片中，将其顶端封装技巧“CoWoS”（Chip-on-Wafer-onSubstrate）升级为“CoWoS-L”和“CoWoS-R”。当该技巧买卖化后，搭载 HBM4 的下 一代 AI 半导体的数据处理才调有望达到每颗芯片 576GB。

1.4 竞争热烈，三大厂各自积极布局供应链协调

受先进制程技巧的和资金参预规模的收尾，现在，现在唯有 SK 海力士、好意思光和 三星有才调出产兼容 H100 等高性能 AI 运筹帷幄系统的 HBM 芯片。23 年海力士市集份 额为 53%，三星市集份额为 38%，好意思光市集份额为 9%。

SK 海力士先发上风较着，与英伟达协调良好。SK 海力士于 AMD 共同开发了 第一代 HBM，并将其用于 AMD Fiji 系列游戏的 GPU。随后海力士于 2021 年推出了 全国上首款 HBM3，并于 22 年量产后独家供应于英伟达的 H100 芯片，相关于其他 两家有较着的先发上风。由于海力士和三星比拟，自家莫得晶圆代工场。因此改日随 着 HBM 产物在性能和功效上的各样化，海力士将进一步优化海力士 HBM 产物和台 积电 CoWoS 技巧和会，以致 SK 海力士和英伟达有望从一启动就共同遐想芯片，并 托福台积电来出产半导体。

三星同期具有出产存储芯片和晶圆代工的才调，其一站式政策在争夺 HBM4 的 订单上有时具有上风。三星电子日前投资 7000-10000 亿韩元用于从三星浮现 （Samsung Display）购买天安厂区内的部分建筑物和拓荒，以此来建造新的 HBM 封 装线91porn 91porn，三星存储与封装部门协同将大大镌汰 HBM4 从研发到出产的中间要津，并在 改日的量产中镌汰从内存芯片制造、封装到委用的周期，从而能占得 HBM4 及后续 产物先机。同期三星也在寻求与英伟达等寰球半导体公司协调来共同为半导体遐想 赋能。 由于此前自研的 HMC 并未普通应用，好意思光在 HBM 工艺上布局较晚，并尝试通 过 1-β制程的 HBM3E 弯说念超车。由于未获市集收受，好意思光于 18 年废弃 HMC 的自 研转而连络 HBM，致使公司在 HBM 的研发进程上较着逾期于竞争敌手。现在好意思光 绕过 HBM3 的研发，采纳和海力士换取的 1-β制程来研发 HBM3E，试图在工艺上 弯说念超车。在供应链方面，好意思光积极与包括台积电在内的中国台湾供应商协调，共同 参谋 HBM 与 GPU 的整合决策。

2 HBM 三大堆叠键合工艺：MR-MUF，TC-NCF 与羼杂键合

相较于传统的 DRAM，HBM 具有三大症结工艺：TSV、Micro bump 和堆叠键 合。其中本钱占比最高、最中枢的技巧即是硅通孔工艺。硅通孔技巧（（TSV，Through Silicon Via）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，达成芯片之 间互连的技巧，是 2.5D/3D 封装的症结工艺之一。通过垂直互连减小互连长度、信号 延伸，训斥电容、电感，达成芯片间低功耗、高速通信，加多带宽和达成袖珍化。涉 及的拓荒和材料有光刻机（光刻胶）、深孔刻蚀拓荒（电子特气）、PVD（（材材）、CVD、 电镀拓荒（电镀液）、抛光机（抛光液）、减薄机（减薄液）等。

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Micro bump 是铜柱微凸点，主要制备方法是电镀。通过此项技巧不错达成芯片 与基板，芯片与中介层(interposer),芯片与芯片间的电聚积。波及的拓荒和材料有 PVD （材材）、涂胶显影机、光刻机（光刻胶）、电镀拓荒（金属、焊料）、去胶拓荒（剥 离液）、刻蚀拓荒（电子特气）、回流焊拓荒等。

堆叠键合主要包括三种类型:MR-MUF 技巧,TC-NCF 技巧以及羼杂键合技巧。 其中 MR-MUF 技巧为海力士独家总共，凭借这一技巧海力士得以远超于竞争敌手的 良品率占据市集广阔份额。好意思光和三星现在则使用 TC-NCF 技巧。而跟着先进封装 技巧的不断开发，羼杂键合也成为可行的封装决策。

2.1 MR-MUF 技巧：溶解凸点+注入环氧树脂，兼具散热与出产效率

SK 海力士以其突出的批量回流模制底部填充（Mass Reflow-Molded Underfill，简称 MR-MUF）先进封装工艺为中枢，赶紧占据早先地位。MR-MUF 技巧衔尾了批量回流焊（MR）和模塑底部填充（MUF）两个症结要津。批量回流 焊通过溶解堆叠芯片间的凸块达成芯片间的电气聚积。随后，模塑底部填充在芯片 堆叠之间注入保护材料，增强了结构的持久性和散热成果。具体到技巧经由，DRAM 芯片下方设有用于聚积芯片的铅基“凸块”。MR 技巧通过加热溶解这些凸块完成焊 接。焊合完成后，进行 MUF 要津，此时注入以优异散热性能著称的环氧树脂密封 剂，填充芯片间的闲逸并封装。通过加热和加压使组件硬化，完成 HBM 的封装过 程。SK 海力士暗示，MR-MUF 工艺确保了 HBM 中高出 10 万个凸点互连的高质 量，加多了散热凸点的数目，达成了更佳的散热成果。这些上风自如了 SK 海力士 在 HBM 市集的竞争力，并助其在 HBM3 市集占据了早先地位。

2.2 TC-NCF 技巧：高度捏续训斥，恰当 12-16 高层堆叠

和海力士不同，在 HBM 封装上，三星采纳的是 TC-NCF（（thermal compression with non-conductive film）技巧，也就诟谇导电薄膜热压缩工艺。该过程需要在高温高压环境下进行。而在每次堆叠芯顷刻，皆会在各层之间放手一层不导电的薄膜。该 薄膜是一种团聚物材料，用于使芯片相互绝缘并保护聚积点免受撞击。跟着发展，三 星逐步减少了 NCF 材料的厚度，将 12 层第五代 HBM3E 的厚度降至 7 微米(μm)。公 司暗示：“这种方法的优点是不错最大限制地减少跟着层数加多和芯片厚度减小而可 能发生的翘曲，使其更恰当构建更高的堆栈。”

在三星看来，HBM 的热阻主要受芯片间距的影响，而三星领有先进的高密度堆 叠芯片适度技巧，减少芯片之间 NCF 材料的厚度，并运用热压缩技巧使芯片愈加紧 密。这种创新方法达成了业界最小的 7 微米(um)芯片间距。此外，在芯片键合过程 中，三星政策性地遐想了需要信号传输的小凸块和散热至关迫切的大凸块。这种优化 增强了散热和产量。此外，应用工艺技巧在有限的封装尺寸内最小化单个 DRAM 芯 片的尺寸，确保了超卓的量产才融合可靠性，从而提供了明显的竞争上风。

2.3 羼杂键合技巧：无需凸点，进一步训斥高度

2.3.1铜铜-羼杂键合：兼具低间距、多接点、低厚度等特质

铜铜-羼杂键合（Cu-Cu hybrid bondind）是一种将介电键（SiOx）与镶嵌金属 （Cu）衔尾酿成互连的工艺技巧。羼杂键合无需通过芯片间高下凸点的焊合达成互连，因为不依赖焊料，羼杂键合可达成超细间距和更小的接点尺寸，从而达成单元面 积上更多的接点数目。此项技巧不仅不错使芯片节距达到 10μm 及以下，改日有望缩 小至 2μm 及以下，在散热效率上相较微凸点汲引约 20%。

2.3.2羼杂键合拓荒的引入：国表里拓荒水平仍有差距

羼杂键合拓荒单机价值量高，行业头部早先上风较着。现在羼杂键合拓荒分为 两类：一种是基于wafer to wafer技巧的，代表性公司有奥地利的EVG 与德国的SUSS， 另一种是基于 die to die 技巧，此项技巧不错用于因循 CoWos 先进封装，代表性公司 为荷兰的 Besi。同期由于在贴片机上存在精度越高拓荒价钱越高的情况，因此羼杂键 合拓荒在订价上也将权臣高于此前的 Flip chip（（装装芯片）或 TCB 键合系统，据 Besi 揣测，键合拓荒价钱将达到 200-250 万欧元每台。 应用领域普通，羼杂键合拓荒预期需求加多。现在，羼杂键合仍是收效用于买卖 出产数据中心和其他高性能运筹帷幄应用的高端逻辑拓荒。AMD 算作第一家推出采纳铜 羼杂键合芯片的供应商。在 AMD Ryzen 7 5800x 的小芯片遐想中，就采纳了台积电 的羼杂键合技巧 SoIC，将 7nm 64MB SRAM 堆叠并键合到 7nm 处理器上，使内存密 度加多了两倍。Meta 在 2024 IEEE 国际固态电路会议(ISSCC)先容了其最新的采纳 3D 堆叠芯片的 AR 处理器，也采纳了羼杂键合技巧并收效地在动作跟踪上相较此前 产物速率汲引了 40%。Yole 也指出，芯片到晶圆羼杂键合技巧行将渗入到干事器、 数据中心以及改日的挪动应用处理器（APUs）系统中。拓荒厂商 Besi 暗示，羼杂键 合有后劲在改日十年景为 3 纳米以下器件的早先拼装处罚决策。斟酌存储领域改日 孝敬羼杂键合拓荒较着增量，保守斟酌 2026 年需求量高出 200 台。

羼杂键合拓荒国内起步较晚，距国际早先水平仍有 5-6 年差距。现在国内的拓荒 厂商与国际的差距约莫 5-6 年。要镌汰这一时候差，国内企业早先需要与能够闇练 进行该工艺的企业（如日蟾光、台积电、矽品）协调，共同打磨拓荒，以达成拓荒与 工艺的匹配，随后可尝试逐步与苹果，三星等终局厂商进行协调。 国内多家厂商正积极布局羼杂键合拓荒，现在国内羼杂键合上最具早先上风的 公司为拓荆科技。拓荆科技研发的晶圆对晶圆键合拓荒 Dione300 已收效通过考据并 参预买卖使用，该拓荒的性能和产能标的均已达到国际早先水平。而其芯片对晶圆键 合的名义处理拓荒 Pollux 也已发送至客户处进行测训练证。芯源微公司出产的临时 键合拓荒妥协键合拓荒仍是取得了国内多家客户的可爱，况且订单量不断加多。华卓 精科推出的 UPHBS300 晶圆级键合机旨在与国际著名企业 EVG 竞争。此外，昨年 12 月，芯睿科技这家国内拓荒制造商在完成一轮高出亿元东说念主民币的融资后，专注于半导 体晶圆键合拓荒的研发，现在 wafertowafer 羼杂键合技巧的开发正在稳步激动。国内 企业在羼杂键合技巧领域的迅猛跳跃，将极地面促进我国半导体产业的技巧翻新和 产业升级。

3 HBM4 技巧道路：海力士上风较着，三星/好意思光发力追逐

3.1 SK 海力士：先发上风较着，MR-MUF 良率遥遥早先

海力士现在 HBM3E 良品率已达 80%。三星与好意思光在 HBM 封装上均采纳 TCNCF（基于热压的非导电薄膜 Thermal Compression - Non Conductive Film）工 艺，该过程需要高温高压环境将凸点（bumps）推入非导电薄膜，在单个 DRAM 高度减少的环境下更易导致芯片翘曲。而海力士所采纳的先进的 MR-MUF 技巧通 过在芯片间注入 EMC（液态环氧树脂模塑料 Epoxy Molding Compound）填充芯 片之间或芯片与凸块之间裂缝。由于 EMC 材料本人具备中低温固化、低翘曲、低 吸水率等优点，无需借助高温高压，可有用处罚芯片翘曲从而汲引良率。比拟于 NCF，MUF 具有更高的热导性，在一定条目下，MUF 材料温度要低 14℃，也即 散热成果更好。凭据海力士最新浮现的数据，公司 HBM3E 产物上的良品率以达到 80%，远远超出此前行业预期的 60%-70%，同期也大幅早先竞争敌手三星与好意思光 的良率。

海力士在 HBM4 上仍将采纳 Advanced MR-MUF 工艺，还接力于于 Fan-out RDL（扇出型再行分派层）及羼杂键合（Hybrid bonding）等下一代先进封装技 术的开发。当中，羼杂键合亦然被看作是 HBM 封装的又一个新取舍。但由于羼杂 键合技巧相等复杂，需要适度键合层的平整度和键合强度，粒子适度也需要在纳米级 别进行，这将导致 HBM 在出产效率与良品率上有所欠缺。同期跟着 HBM 圭臬收尾 的放宽。咱们斟酌，海力士仍将在 HBM4 上采纳闇练的 MR-MUF 技巧。 海力士将为新一代 HBM 产物营建封装厂。为自如在 AI 半导体技巧与客户协调 领域的早先地位，海力士决定在好意思国印第安纳州西拉法叶市投资约 38.7 亿好意思元，兴 建一座顶端的封装出产设施，专注于 AI 存储器出产。海力士还将与当地机构联袂开 展研发职责。斟酌从 2028 年起，该设施将大规模出产包括 HBM 在内的下一代 AI 存 储器产物。此举不仅将使海力士能够为客户提供更多定制化的存储器产物，得志他们 日益增长的需乞降盼愿，还将在寰球 AI 半导体供应链中进展教导作用，应酬 HBM 需求的迅猛增长。

3.2 三星：万亿韩元参预，一站式决策争夺市集份额

参预规模：万亿韩元参预，激进扩产缠绵。在各大厂商积极扩产 HBM 的情况下， 比拟于竞争敌手，三星在资金上上风更为较着。三星在 HBM 上的扩产缠绵昭着更为 激进，三星于 23 第三季度通知缠绵在 2024 年将 HBM 年产能扩大 2.5 倍以上，并投 资 7000-10000 亿韩元从子公司三星浮现（SDC）处收购天安工场的建筑和设施用于 建造新的 HBM 封装线。刻下 HBM 市集仍处于供不应求的阶段，三星 8 层与 12 层 的 HBM3 均已通过 AMD Instinct MI300 系列的考据,改日斟酌跟着 AI 算力需求的进 一步加多，三星的扩产缠绵有助于匡助公司取得更多订单。

封装决策：自研 2.5D 以及 3D 封装决策。三星同期算作存储厂商和晶圆代工场， 提供了集存储、AI 芯片遐想、晶圆代工和封装的一站式干事。公司提供了包括 I-CubeS （2.5D）、I-CubeE(2.5D)、X-Cube(TCB)(3D)和 X-Cube(HCB)(3D)四种不同的先进封 装决策。

针对改日潜在的封装款式，三星提倡了两种构思。第一种与海力士的决策换取， 通过将 DRAM 芯片堆叠在 GPU 上，不错在汲引 40%的功耗效率训斥 10%的延伸。 第二种是通过将 Cash DRAM 堆叠在 GPU 上，在汲引 60%的功耗效率训斥 50%的延 迟。

咱们合计，上述决策对封装工艺提倡了更高的要求，而海力士由于莫得晶圆代工 厂，因此取舍与台积电共同协调。过于依赖台积电的产能同期在出产过程中也存在时 间和空间上的错配。三星存储与封装部门协同有望大大镌汰 HBM4 从研发到出产的 中间要津，并在改日的量产中镌汰从内存芯片制造、封装到委用的周期，从而能占得 HBM4 及后续产物先机。凭据芯智讯的报说念，在刻下台积电产能不及的情况下，三星的先进封装（AVP）团队将为英伟达提供 Interposer（中间层）和基于 I-Cube 技巧的 2.5D 先进封装产能，在永远来看有益于三星争夺 HBM 市集份额。 制程上：1-α制程逾期竞争敌手一代。现在海力士与好意思光在 HBM3E 上均采纳 1- β（第五代 10nm）制程，关于改日的 HBM4E，好意思光缠绵使用 32GB DRAM 芯片， 并初次采纳 10nm 级的 6 代(1-γ)制程。SK 海力士也暗示正在基于第六代 10nm 级 1- γ制程 32Gb DRAM 裸片构建 HBM4E 内存。而三星现在在 HBM3E 上使用的仍是 1- α（第四代 10nm）制程。跟着改日 HBM 内存密度要求的汲引，以垂直款式来堆叠 芯片也例必加多散热上的包袱。三星改日能否冲突制程上的缺点也为其争夺大客户 市集份额带来新的挑战。

现存键合技巧：TC-NCF 在更高堆叠层数上或更具上风。尽管三星现在采纳的 TC-NCF 技巧不错通过减少芯片之间 NCF 材料的厚度，并运用热压缩技巧使芯片更 加良好，在 HBM3E 上达成了业界最小的 7 微米(um)芯片间距。但由于工艺中不行避 免的高温高压环境，在将凸点（bumps）推入非导电薄膜时更容易导致芯片翘曲，单 位 HBM 的损耗大，良率比拟于海力士 MR-MUF 技巧逾期较多。但三星也暗示 HBM 在最多 8 个堆叠时，MR-MUF 的出产效率比 TC-NCF 更高，一朝堆叠达到 12 个或以 上，后者将具有更多上风，而改日 HBM4 高度的放宽例必将加多 HBM4 堆叠层数至 12-16 层，这将为 TC-NCF 工艺带来更大进展的可能。同期接洽到三星浑厚的资金优 势，由于 HBM 具有高价值、高毛利的特色，凭借出产效率与规模的上风不错对消一 部分良率不高带来的负面影响。

羼杂键合的引入：受键合拓荒设置本钱，键合良率以及 HBM4 高度收尾放宽影 响，短期斟酌仍采纳现存技巧，但永远来看羼杂键合技巧系势在必行。现在三星在 HBM4 内存键合技巧方面采用了两条腿步碾儿的政策，同期开发羼杂键合和传统的 TCNCF 工艺。现存键合工艺需要在 DRAM 内存层间添加凸块，而羼杂键合无需使用填 充凸块进行聚积的硅通孔(TSV)，高下两层获胜铜对铜聚积，权臣提高了信号传输速 率，同期训斥 DRAM 层间距，进而减少 HBM 模块举座高度，妥贴了 AI 运筹帷幄对高带 宽的需求。三星高管在本年 4 月暗示该公司已收效制造了采纳 16 层羼杂键合技巧的 HBM3 内存样品，况且该内存职责平素。他暗示，改日 16 层堆叠羼杂键合技巧将用 于 HBM4 内存量产。这标明在羼杂键合技巧上三星相较于竞争敌手或具有一定早先上风。

但从拓荒端来看，羼杂键合技巧所需拓荒与刻下三大厂并不匹配，羼杂键合的 工艺经由波及很多传统上仅由晶圆代工场专用的器具，举例 CVD、CMP 和名义离子 活化等，存储厂商较难在短期内配备大规模出产条目，同期其工艺要求较高，如清洗 工艺要求需要 ISO3 及以上。此外羼杂键合所需要的拓荒价钱要权臣高于现在起初进 的 Flip chip（装装芯片）或 TCB 键合系统，在设置本钱上存在一定压力。同期由于 羼杂键合的工艺难度极高以及 JEDEC 将 HBM4 的封装厚度圭臬放宽至 775 微米，在 HBM4 技俩初期斟酌三大厂商照旧求稳为主，使用现存键合技巧来保证出产效率与 良率。

3.3 好意思光：破釜千里舟，越过 HBM3 接力弯说念超车

在市集定位上：好意思光现在以衔接台积电与三星溢出份额为主，有望成为英伟达 的第二取舍。好意思光并非 HBM 市集的先驱，但预期将成为 HBM 增长的主要受益者。 好意思光此前自研的 HMC 未获普通的应用，导致公司在 HBM 赛说念上起步较晚，2023 年 HBM 市集份额仅占 9%。为了追逐海力士与三星，好意思光越过 HBM3 获胜启动与台积 电共同研发基于 1-β制程的 HBM3E，并于本年 2 月率先通知 HBM3E 的量产，阐发 供货英伟达 H200。中短期来看，HBM3E 处于供不应求的阶段。此前好意思光主要衔接 台积电与三星溢出的份额，但跟着好意思光与海力士一同得到英伟达 HBM3E 认证，受益 于英伟达对 HBM 广阔需求，改日有望成为平替。 在性能上：采纳 1-β先进制程，HBM3E 功耗行业最低。好意思光采纳了和海力士先 进的1-β制程，并缠绵在改日产物上采纳1-γ制程。现在好意思光通过36GB 12层HBM3E 样品扩大了其早先地位，该产物斟酌将提供高出 1.2TB/s 的性能和超卓的能效，在功 耗上比竞争 HBM3E 产物低约 30%，在性能上有约 10%的汲引。

在供应链上：积极布局中国台湾供应链。1）好意思光与台积电 OIP 3D-Fabric 定约合 作，加快客户考据和纠错过程。2）好意思光 HBM3E 封测和出货在中国台湾完成，与当 地供应链良好协调。3）与 IP 供应商协调提供 GPU 与 HBM 快速交互技巧。 面临的挑战：1）比拟于海力士多年栽植积贮下的丰富协调商资源，现在好意思光 HBM 产物过于单一，仅供货于英伟达。在市集份额争夺上仍有很大压力。2）好意思光目 前采纳的 TC-NCF 键合技巧良率偏低，导致制取 DRAM 芯片本钱较高。3）由于资 金上的过失，在各大厂商扩产的趋势下，好意思光出产规模相对有限，研发要点滚动到 HBM 上势或将挤占其他产线上 DRAM 产能。

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